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集成電路晶圓封裝測(cè)試技術(shù)的發(fā)展
發(fā)布時(shí)間：2017-11-01 14:20:38
在集成電路產(chǎn)業(yè)市場(chǎng)和技術(shù)的推動(dòng)下，集成電路封裝技術(shù)不斷發(fā)展，大體經(jīng)歷以下三個(gè)技術(shù)階段的發(fā)展過(guò)程：
第一階段是1980年之前以為代表的通孔插裝(THD)時(shí)代。這個(gè)階段技術(shù)特點(diǎn)是插孔安裝到PCB上，主要技術(shù)代表包括TO(三極管)和DIP(雙列直插封裝)，其優(yōu)點(diǎn)是結(jié)實(shí)、可靠、散熱好、功耗大，缺點(diǎn)是功能較少，封裝密度及引腳數(shù)難以提高，難以滿足高效自動(dòng)化生產(chǎn)的要求。
第二階段是1980年代開始的表面貼裝(SMT)時(shí)代，該階段技術(shù)的主要特點(diǎn)是引線代替針腳，由于引線為翼形或丁形，從兩邊或四邊引出，較THD插裝形式可大大提高引腳數(shù)和組裝密度。最早出現(xiàn)的表面貼裝類型以兩邊或四邊引線封裝為主，主要技術(shù)代表包括SOT(小外形晶體管)、SOP(小外形封裝)、QFP(翼型四方扁平封裝)等。采用該類技術(shù)封裝后的電路產(chǎn)品輕、薄、小，提升了電路性能。性價(jià)比高，是當(dāng)前市場(chǎng)的主流封裝類型。
在電子產(chǎn)品趨小型化、多功能化需求驅(qū)動(dòng)下，20世紀(jì)末期開始出現(xiàn)以焊球代替引線、按面積陣列形式分布的表面貼裝技術(shù)。這種封裝的I/O是以置球技術(shù)以及其它工藝把金屬焊球(凸點(diǎn))矩陣式的分布在基板底部，以實(shí)現(xiàn)芯片與PCB板等的外部連接。該階段主要的封裝形式包括球狀柵格陣列封裝(BGA)、芯片尺寸封裝(CSP)、晶圓級(jí)芯片封裝(WLP)、多芯片封裝(MCP)等。BGA等技術(shù)的成功開發(fā)，解決了多功能、高集成度、高速低功耗、多引線集成電路電路芯片的封裝問題。
第三階段是21世紀(jì)初開始的高密度封裝時(shí)代。隨著電子產(chǎn)品進(jìn)一步向小型化和多功能化發(fā)展，依靠減小特征尺寸來(lái)不斷提高集成度的方式因?yàn)樘卣鞒叽缭絹?lái)越小而逐漸接近極限，以3D堆疊、TSV(硅穿孔)為代表的三維封裝技術(shù)成為繼續(xù)延續(xù)摩爾定律的最佳選擇。其中3D堆疊技術(shù)是把不同功能的芯片或結(jié)構(gòu)，通過(guò)堆疊技術(shù)，使其在Z軸方向上形成立體集成和信號(hào)連通以及圓片級(jí)、芯片級(jí)、硅帽封裝等封裝和可靠性技術(shù)為目標(biāo)的三維立體堆疊加工技術(shù)，用于微系統(tǒng)集成。TSV是通過(guò)在芯片和芯片之間、晶圓和晶圓之間制作垂直導(dǎo)通，實(shí)現(xiàn)芯片之間互連的最新技術(shù)。與以往IC封裝鍵合和使用凸點(diǎn)的疊加技術(shù)不同，三維封裝技術(shù)能夠使芯片在三維方向堆疊的密度最大，外形尺寸最小，大大改善芯片速度和低功耗的性能。為了在允許的成本范圍內(nèi)跟上摩爾定律的步伐，在主流器件設(shè)計(jì)和生產(chǎn)過(guò)程中采用三維互聯(lián)技術(shù)將會(huì)成為必然。更多關(guān)于集成電路晶圓測(cè)試相關(guān)文章請(qǐng)登錄本公司官網(wǎng)查閱：http://www.huiquan0769.com/
